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RTL Design & Verification Engineer

RTL 설계와 IP Integration, Verification을 연결하고 실제 FPGA 동작과 검증 결과로 설계를 설명하는 엔지니어 이승열입니다.

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🔗 Contact

Phone · 010-4905-5089

E-mail · [email protected]

GitHub · github.com/lsy49055089

🎓 Education

국립한국교통대학교 전자공학과 · 학사 졸업

2020.03 - 2026.02 · GPA 3.54 / 4.5

🧑‍💻 Training

온디바이스AI 시스템반도체 설계(2기) · 수강 중

대한상공회의소 서울기술교육센터 · 2026.03.24 - 2026.10.23

🔬 Research

Esc 연구실 학부연구생 · 2024.07 - 2025.12

FPGA 병렬 결정트리 RTL · 2025 한국스마트미디어학회 추계학술대회 제1저자

🎯 Focus

• RTL / SoC Design · IP Integration
• Design Verification · SystemVerilog / UVM
• FPGA Prototyping · AXI4-Lite · UART · SPI · I2C

Technical Skills

RTL / FPGA

Verilog · SystemVerilog · FSM / Datapath · Vivado · STA / CDC

SoC / Interface

AXI4-Lite · MicroBlaze · UART · SPI · I2C

Verification

SystemVerilog TB · UVM · Scoreboard · Functional Coverage

Programming / Tools

Python · C · Linux · Git

Projects

RTL / FPGA Design, Design Verification, Edge AI / CV를 중심으로 수행한 프로젝트를 정리했습니다.

RTL / FPGA Design　·　Design Verification　·　Edge AI / CV

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